[공학] 스탑워치 VHDL 설계리포트 > 공학/기술 10페이지 
☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_..
리포트 > 공학/기술 26페이지 
◆ AND GATE(2 input)
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity andgate is
port(
sw1 : in std_logic;
sw2 : in std_logic;
led : out std_logic);
end andgate;
architecture sample ..
리포트 > 공학/기술 22페이지
Design Object
Design a practical Traffic Light Controller using Traffic Lights Module
on HBE-COMBO II Kit
Diagram
The state of Kit according to Light_direction
Traffic signal cycle
emergency ..
리포트 > 공학/기술 6페이지 
1. 실행 캡쳐사진
10회 1구 스트라이크 가산점수 일 경우 캡쳐
최고 점수, 모두 스트라이크가 나왔을 경우 캡쳐
10회 스패어로 1회 가산 점수일 경우 캡쳐
10회 가산 없는 일반의 경우 캡쳐
2. 코드 및 주석
..
리포트 > 공학/기술 6페이지
1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;..
리포트 > 공학/기술 47페이지 
최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven..
리포트 > 공학/기술 11페이지
Digital Stop Watch
1. 수행 목적
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대..
리포트 > 공학/기술 6페이지
1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;..
리포트 > 공학/기술 9페이지 
자료구조 - 순환과 반복
1. 팩토리얼계산
◎순환
#include [iostream]
using namespace std;
int factorial(int n)
{
if(n==1)
return 1;
else
return (n * factorial(n-1));
}
void main()
{
int n;
cout..
리포트 > 자연과학 13페이지
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태..
리포트 > 공학/기술 20페이지 
집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 ..
리포트 > 공학/기술 3페이지 
ARRIVAL 1 2 3 경우
TIMEOUT 2 의 경우 Sn의 경우 요청이올경우마다 1씩 커짐
ACK 3의 경우
// s size는 2의 3승으로 m=4 크기는 8일경우를 구현한것입니다
#include [iostream]
using namespace std;
void m..
크림룸의 기준미연방기술기준정보/기술 > 토목/건축 56페이지 
FEDERAL STANDARD 209E Airborne Particulate Cleanliness Classes in Cleanrooms and Clean Zones
Revised 1992 by the Institute of Environmental Sciences 940 E. Northwest Highway Mount Prospect, Illinoi..
리포트 > 공학/기술 6페이지
DESIGN
REPORT
복잡한 회로 설계
- 4비트 가산기 -
과 목 :
학 과 :
학 번 :
이 름 :
제출일자:
1. 4bit Adder 소개
4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 11..
디지털논리회로 - VHDL을 이용한 inertial delay와 transport delay 확인리포트 > 공학/기술 6페이지
1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다.
3. Theo..
