논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태
① 입력
- 클럭 : clk
- 리셋 : rst
- 입력버튼 : ps_start
- 종료버튼 : ps_end
- 수정버튼 : ps_mod
- 비밀번호 : ps_num
② 출력
- 문 열림 : door_open
- 알람 : alarm
③ 상태
-ready
-in_start
-in_end
-door_con
-end_state
-mod_state
3. 동작원리
digital door rock 입력모드
- door rock의 키패드에서 암호를 입력받아 문을 열게 하는 모드
- 입력버튼을 누르면 입력모드로 설정됨
- 암호를 입력받아 수정모드에서 설정된 암호와 틀리면 다시 입력버튼을 눌러서
암호를 입력해야 함
digital door rock 수정모드
- door rock의 비밀번호를 수정하는 모드
- 수정버튼을 누르면 수정모드로 설정됨
- 처음에 4개의 비밀번호를 입력
그 뒤 4개의 새로운 비밀번호를 입력
알람 작동
- 입력이 일정횟수가 틀리면 알람이 작동함
문이 열리고 일정시간이 흐를 경우
- 문이 열리고 일정 시간이 흐르면 문이 닫힘
4. 다이어그램
5 소스 코드
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
entity door_lock is
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic := 0 ;
....
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태
① 입력
- 클럭 : clk
- 리셋 : rst
- 입력버튼 : ps_start
- 종료버튼 : ps_end
- 수정버튼 : ps_mod
- 비밀번호 : ps_num
② 출력
- 문 열림 : door_open
- 알람 : alarm
③ 상태
-ready
-in_start
-in_end
-door_con
-end_state
-mod_state
3. 동작원리
digital door rock 입력모드
- door rock의 키패드에서 암호를 입력받아 문을 열게 하는 모드
- 입력버튼을 누르면 입력모드로 설정됨
- 암호를 입력받아 수정모드에서 설정된 암호와 틀리면 다시 입력버튼을 눌러서
암호를 입력해야 함
digital door rock 수정모드
- door rock의 비밀번호를 수정하는 모드
- 수정버튼을 누르면 수정모드로 설정됨
- 처음에 4개의 비밀번호를 입력
그 뒤 4개의 새로운 비밀번호를 입력
알람 작동
- 입력이 일정횟수가 틀리면 알람이 작동함
문이 열리고 일정시간이 흐를 경우
- 문이 열리고 일정 시간이 흐르면 문이 닫힘
4. 다이어그램
5 소스 코드
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
entity door_lock is
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic := 0 ;
....
-
디지털논리회로 - VHDL을 이용한 inertial delay와 transport delay 확인
1. Title: VHDL을 이용한 inertial delay와 transport delay 확인 2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다. 3. Theo.. -
[디지털시스템] VHDL을 이용하여 ALU[Arithmetic logic unit]을 설계
1. Background - 산술논리 연산장치 ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 일반적으로 ALU는 입력된 연산자와, 현재 더해지고 있는 연산자, 누산.. -
[디지털 회로설계] VHDL을 통한 Gray Code 설계
디지털 회로설계 1. 제목 : VHDL을 통한 Gray Code 설계 2. 개요 : 1) 목적 : Karnaugh map을 이용하여 Gray code를 설계하고 검증하여, Quartus2와 Karnaugh map을 통한 minimization에 대한 이해도를 높인다... -
고급디지털 회로설계 - 111 DETECTOR 설계
고급디지털 회로설계 - 111 DETECTOR 설계 1. 설계 내용 VHDL을 이용하여 연속적인 111을 detect하여 111의 개수를 count 한다. 또한, 111이 15번 count되면 동작을 멈추어야 하며, S=1이 입력되었을 경우에는 처.. -
디지털 회로설계 - 고속 동작 덧셈기 설계
1. 제목 : 고속 동작 덧셈기 설계 2. 목적 VHDL을 이용한 고속 동작 덧셈기의 설계를 통해 덧셈 과정에 있어서 carry의 역할을 이해하고 carry 처리 방법에 따른 여러 가지 덧셈기 구조들을 익히며, VHDL의 코딩.. -
디지털논리회로 - 고속 동작 곱셈기 설계
1. 제목: 고속 동작 곱셈기 설계 2. 목적 고속 동작 곱셈기의 설계를 통해 곱셈 과정에 있어서 shift and add를 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 sequential circuit의 설계 흐름을 숙지.. -
2018 영화이야기
2018 그리스도인의 영화이야기 1. “그것만이 내 세상”: Keys to the Heart 2. “1급기밀”The Discloser 3. “염력”Psychokinesis, 念力 4. “조선명탐정:흡혈괴마의 비밀”Detective K: Secret of the Living Dead 5.. -
[디지털 회로설계] 1-Bit Full Adder를 통한 4-Bit Full Adder 설계
디지털 회로설계 1. 제목 : 1-Bit Full Adder를 통한 4-Bit Full Adder 설계 2. 개요 : 1) 목적 : 1-bit full adder를 통한 4-bit full adder를 설계하여 adder에 대한 이해도를 높인다. N-bit adder로 확장하.. -
[전기전자회로실험] 디지털 논리 관련 설계자료
설계 목표 ① 숫자표시기를 이용하여 5입력을 3으로 나눈 몫과 나머지를 표현한다. ② NAND게이트와 INVERTER, 7447디코더를 이용하여 최대한 간단한 회로를 구성한다. ③ PSPICE를 이용해 출력을 예상해 본다. ④.. -
디지털논리회로 실습 보고서 - 논리식의 간소화
논리회로 실습 보고서 - 논리식의 간소화 다음 그림과 같이 3개의 입력을 가지는 Majority function(입력 변수 중 다수가 논리 ‘1’을 가질 때 출력변수는 논리 1이 된다)을 이행하는 논리회로가 있다. xyzF0001..
