디지털 회로설계 - 고속 동작 덧셈기 설계

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디지털 회로설계 - 고속 동작 덧셈기 설계
1. 제목 : 고속 동작 덧셈기 설계

2. 목적
VHDL을 이용한 고속 동작 덧셈기의 설계를 통해 덧셈 과정에 있어서 carry의 역할을 이해하고 carry 처리 방법에 따른 여러 가지 덧셈기 구조들을 익히며, VHDL의 코딩 방법을 익히고 시뮬레이션 툴의 사용법을 익힌다.

3. 목표 및 기준 설정
- 설계 목표 : 빠른 carry 처리를 통해 고속 연산을 가능하게 하는 Carry Lookahead Adder와 Carry Select Adder를 설계한다. 이때 덧셈기는 16-bit의 입력과 출력을 가지도록 한다.
- 기준 설정 : 이론과 목적에 맞는 올바른 설계가 이루어지도록 하고, delay 및 기타 요인에 의해 오차가 발생하지 않도록 한다.

4. 합성 및 분석
1) 덧셈기 분석
① CLA (Carry Lookahead Adder)

CLA의 block diagram

CLA(Carry Lookahead Adder)는 Ripple Carry Adder에서 carry propagation에 의해 delay가 발생하는 문제점을 보완하기 위해 설계되었다.
CLA는 각 bit의 덧셈 연산을 수행하는 Full adder와 덧셈 과정에서 발생하는 carry만을 미리 계산하는 Carry-lookahead logic block으로 구성되어 있다. 4개의 FA가 4-bit크기의 입력 A(A3A2A1A0)와 B(B3B2B1B0)의 각 자리 bit들을 더해 각각의 sum 값을 출력하고, carry lookahead logic에는 최종 carry-out인 를 출력하기 위한 값들이 입력된다. 이 값들은 각각 generation function과 propagation function으로 불리며, 각 bit의 곱과 합을 나타낸다.

최종 Carry 는 아래와 같이 나타낼 수 있다.

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