디지털 회로설계 - 고속 동작 곱셈기 설계
디지털 회로설계 - 고속 동작 곱셈기 설계
1. 제목 : 고속 동작 곱셈기 설계
2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 설계 흐름을 숙지한다. 또한 VHDL을 사용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다.
3. 목표 및 기준 설정
곱셈기를 구현하는 논리는 덧셈기를 구현하는 이론보다 복잡해서, 어떠한 논리를 이용하느냐에 따라 그 계산 속도의 차이가 생기게 된다. 곱셈은 multiplicand와 multiplier의 각 부분의 곱(partial product)을 더해주는 과정으로 이루어지는데, 구현 형태에 따라서 partial products의 개수가 크게 달라지기 때문이다.
가장 기본적인 이론으로는 Shift-and-add 알고리즘이 있는데, 이를 도식화하여 나타내면 다음과 같다.
입출력값은 2 s complement를 적용하는데, 곱셈으로 인하여 입력되는 bit보다 두 배로 증가하는 bit 수를 고려하여 output의 bit를 정하고, multiplier의 끝자리 수에 multiplicand를 곱하여 각 자리에 해당하는 partial product를 생성해낸다. 한 번의 과정이 끝날 때마다 multiplier와 result를 1bit씩 right shift함으로써 모든 자리에 해당하는 partial products의 합을 구할 수 있다.
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2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 설계 흐름을 숙지한다. 또한 VHDL을 사용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다.
3. 목표 및 기준 설정
곱셈기를 구현하는 논리는 덧셈기를 구현하는 이론보다 복잡해서, 어떠한 논리를 이용하느냐에 따라 그 계산 속도의 차이가 생기게 된다. 곱셈은 multiplicand와 multiplier의 각 부분의 곱(partial product)을 더해주는 과정으로 이루어지는데, 구현 형태에 따라서 partial products의 개수가 크게 달라지기 때문이다.
가장 기본적인 이론으로는 Shift-and-add 알고리즘이 있는데, 이를 도식화하여 나타내면 다음과 같다.
입출력값은 2 s complement를 적용하는데, 곱셈으로 인하여 입력되는 bit보다 두 배로 증가하는 bit 수를 고려하여 output의 bit를 정하고, multiplier의 끝자리 수에 multiplicand를 곱하여 각 자리에 해당하는 partial product를 생성해낸다. 한 번의 과정이 끝날 때마다 multiplier와 result를 1bit씩 right shift함으로써 모든 자리에 해당하는 partial products의 합을 구할 수 있다.
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