[공학] 스탑워치 VHDL 설계
[공학] 스탑워치 VHDL 설계
☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_B : in std_logic;
SW_C : in std_logic;
SW_D : in std_logic;
SEG_DATA : out std_logic_vector(7 downto 0);
SEG_COM : buffer std_logic_vector(7 downto 0)
);
end stop;
architecture arc of stop is
signal mode : std_logic_vector(2 downto 0);
signal SW_A_Q1, SW_A_Q2 : std_logic;
signal SW_B_Q1, SW_B_Q2 : std_logic;
signal SW_C_Q1, SW_C_Q2 : std_logic;
signal SW_D_Q1, SW_D_Q2 : std_logic;
signal msec : integer range 0 to 9999;
signal seg5,seg6 : std_logic_vector(7 downto 0);
signal seg7,seg8 : std_logic_vector(7 downto 0);
signal temp : integer range 0 to 9999;
signal temp1 : integer range 0 to 9999;
signal cnt : integer range 0 to 999;
function seven (display: integer range 0 to 10)
return std_logic_vector is
variable seg_data: std_logic_vector (7 downto 0);
begin
....
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_B : in std_logic;
SW_C : in std_logic;
SW_D : in std_logic;
SEG_DATA : out std_logic_vector(7 downto 0);
SEG_COM : buffer std_logic_vector(7 downto 0)
);
end stop;
architecture arc of stop is
signal mode : std_logic_vector(2 downto 0);
signal SW_A_Q1, SW_A_Q2 : std_logic;
signal SW_B_Q1, SW_B_Q2 : std_logic;
signal SW_C_Q1, SW_C_Q2 : std_logic;
signal SW_D_Q1, SW_D_Q2 : std_logic;
signal msec : integer range 0 to 9999;
signal seg5,seg6 : std_logic_vector(7 downto 0);
signal seg7,seg8 : std_logic_vector(7 downto 0);
signal temp : integer range 0 to 9999;
signal temp1 : integer range 0 to 9999;
signal cnt : integer range 0 to 999;
function seven (display: integer range 0 to 10)
return std_logic_vector is
variable seg_data: std_logic_vector (7 downto 0);
begin
....
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System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현
최종 프로젝트 Digital Clock 설계 [목 차] 1. 시계 블록도(1page) 2. VHDL 소스 설명(2~42page) ① easy_clock.vhd ② clock.vhd ③ stopwatch.vhd ④ setclock.vhd ⑤ setalarm.vhd ⑥ alarm_dot.vhd ⑥ seven.. -
디지털 논리 설계 - Altera Max+plus II 스탑워치 설계
디지털 논리설계 Stop Watch 목 차 개 요 설계내용 결과 시연 개 요 강의시간에 배운 이론을 바탕으로 실제 상품화 될 수 있는 하드웨어를 Altera Max+plus II 프로그램을 사용하여 설계한 팀 프로젝트 결과입니.. -
[VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용
Digital Stop Watch 1. 수행 목적 Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대.. -
verilog 시계[디지털 논리 회로]
모듈 및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) [전체 시간모듈이지만 1분까지만 코딩하였습니다.] ㉮기본 시간 모듈 timescale 100ns/1ns module timer_go (c1k,reset,comma_a,sec_b,sec_.. -
위어[weir] - 위어판에 의하여 수위차를 만들어서 유량을 측정
1. 실험 목적 위어(weir)는 위어판에 의하여 수위차를 만들어서 유량을 측정한다. 이 수위와 유량간의 관계를 살펴보고, 위어실험을 통해 측정된 유량과 이론식에 의한 유량을 비교하여 유량계수를 알아보고자 한.. -
기초 공학 실험 - Gyroscope의 동특성 실험(결과 보고서)
기초 공학 실험 - Gyroscope의 동특성 실험 § 실험 및 결과 DATA [ Bifilar pendulum 결과 ] D(진자 직경) : 0.07583m h(실의 길이) : 0.457m m(진자 질량) : 0.243kg [ Gyroscope Moment의 측정결과 ] .. -
점성의 측정
점성! 너 저리 가란 말이야!!! 1. 연구동기 및 목적 일상생활에서 끈적이는 물질때문에 느끼는 불편함 전단지를 오랫동안 붙였다가 떼어냈을 때, 끈적이는 자국이 남음. 밥풀이 눌러 붙은 상을 닦을 때, 닦아지지.. -
[디지털 회로설계] VHDL을 통한 Gray Code 설계
디지털 회로설계 1. 제목 : VHDL을 통한 Gray Code 설계 2. 개요 : 1) 목적 : Karnaugh map을 이용하여 Gray code를 설계하고 검증하여, Quartus2와 Karnaugh map을 통한 minimization에 대한 이해도를 높인다... -
복잡한 회로 설계 - [VHDL] 4비트 가산기 설계
DESIGN REPORT 복잡한 회로 설계 - 4비트 가산기 - 과 목 : 학 과 : 학 번 : 이 름 : 제출일자: 1. 4bit Adder 소개 4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 11.. -
고급디지털 회로설계 - 111 DETECTOR 설계
고급디지털 회로설계 - 111 DETECTOR 설계 1. 설계 내용 VHDL을 이용하여 연속적인 111을 detect하여 111의 개수를 count 한다. 또한, 111이 15번 count되면 동작을 멈추어야 하며, S=1이 입력되었을 경우에는 처..
