Stop Watch
목 차
개 요
설계내용
결과
시연
개 요
강의시간에 배운 이론을 바탕으로
실제 상품화 될 수 있는 하드웨어를
Altera Max+plus II 프로그램을
사용하여 설계한 팀 프로젝트
결과입니다.
상세회로 구성 블록도
설 계 내 용
입 력
- CLK : 클럭입력 (100Hz)
- CLEAR : 클리어입력, 0이 되면
모든 출력이 0으로 리셋
- START_STOP : 시간증가 / 정지모드 입력
0일때 정지모드, 1일때 증가모드
설 계 내 용
....
[공학] 스탑워치 VHDL 설계 ☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_..
System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven..
[컴퓨터공학] 논리회로 CSA (Carry Select Adder) Design and Simulation CSA (Carry Select Adder) Design and Simulation
Contents 2
1. Carry-Save Number Representation 3
2. An Outline of Adder 3
2.1 Ripple Carry Adder 3
2.2 CLA (Carry Look Ahead Adder) 4
2.3 CSA (Car..
verilog 시계[디지털 논리 회로] 모듈 및 시뮬레이션
1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
[전체 시간모듈이지만 1분까지만 코딩하였습니다.]
㉮기본 시간 모듈
timescale 100ns/1ns
module timer_go
(c1k,reset,comma_a,sec_b,sec_..
위어[weir] - 위어판에 의하여 수위차를 만들어서 유량을 측정 1. 실험 목적
위어(weir)는 위어판에 의하여 수위차를 만들어서 유량을 측정한다. 이 수위와 유량간의 관계를 살펴보고, 위어실험을 통해 측정된 유량과 이론식에 의한 유량을 비교하여 유량계수를 알아보고자 한..
기초 공학 실험 - Gyroscope의 동특성 실험(결과 보고서) 기초 공학 실험 - Gyroscope의 동특성 실험
§ 실험 및 결과 DATA
[ Bifilar pendulum 결과 ]
D(진자 직경) : 0.07583m
h(실의 길이) : 0.457m
m(진자 질량) : 0.243kg
[ Gyroscope Moment의 측정결과 ]
..
점성의 측정 점성!
너 저리 가란 말이야!!!
1. 연구동기 및 목적
일상생활에서 끈적이는 물질때문에 느끼는 불편함
전단지를 오랫동안
붙였다가 떼어냈을 때, 끈적이는 자국이 남음.
밥풀이 눌러 붙은 상을 닦을 때, 닦아지지..
[전기전자회로실험] 디지털 논리 관련 설계자료 설계 목표
① 숫자표시기를 이용하여 5입력을 3으로 나눈 몫과 나머지를
표현한다.
② NAND게이트와 INVERTER, 7447디코더를 이용하여 최대한
간단한 회로를 구성한다.
③ PSPICE를 이용해 출력을 예상해 본다.
④..
디지털논리회로 - 고속 동작 곱셈기 설계 1. 제목: 고속 동작 곱셈기 설계
2. 목적
고속 동작 곱셈기의 설계를 통해 곱셈 과정에 있어서 shift and add를 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 sequential circuit의 설계 흐름을 숙지..