유한양행리포트 > 경영/경제 24페이지 
-유한양행-
-1-
1. [기업선정 이유]
수업시간에 기업윤리에 대해 조금 배우고, 기업의 윤리적인 측면에 대해 관심이 생겼다. 또한 현대사회의 정치뿐만 아니라 기업에서도 부정부패가 많이 일어나고 있는지라 ..
리포트 > 경영/경제 17페이지 
경 영 의 이 해
(대한항공 경영전략분석)
목 차
Ⅰ. 서론
동기 및 소개
Ⅱ. 본론
1) 대한항공의 회사개요
(1) 비전 및 미션
(2) 기업개요
(3) 사업
(4) 목표
2) 경영환경
(1) 경영환경
(2) 외부경영환..
리포트 > 경영/경제 10페이지 
Ⅰ 서 론
존슨앤존슨은 세계적인 건강관리제품 제조업체로 2006년 미국 포춘지 선정 가장 존경 받는 기업 중 4위에 오른 바 있는 회사이다. 그 사업분야를 크게 3가지로 구분하고 있는데 의료기기 및 진단 제품, ..
서식 > 자기소개서 3페이지 
- 자기소개서 최우수 예문 -
대한제강 자기소개서 예문
대한제강
1. 대한제강에 지원하게 된 동기는 무엇입니까 [500자 이내]
“도덕성을 바탕으로 대한제강의 주역이 되고자 합니다.”
제가 대한제강에 지원하..
리포트 > 경영/경제 13페이지 
[인천국제공항]
기업분석,SWOT분석
운영전략
마케팅전략
향후전략제언
[목차]
1. 인천국제공항 기업분석
(1) 기업소개
(2) 기업유형
2. 인천국제공항 주요기능 및 역할
3. 인천국제공항 경영방침
4. 인천국..
KB국민은행 기업분석과 3C분석및 KB국민은행 마케팅 SWOT,STP,4P전략분석과 국민은행 향후방향제언 PPT리포트 > 경영/경제 29페이지
KB국민은행
마케팅 발표
Marketing
Management
Presentation
1. KB국민은행 기업소개
(1) 기업개요
(2) 경영철학
2. KB국민은행 3C분석
(1) Company (자사분석)
(2) Competitor (경쟁자분석)
(3) Customer (소비..
리포트 > 공학/기술 5페이지 
IEEE754 조사하기
자료구조
IEEE754 정의
IEEE 754는 컴퓨터에서 부동 소수점을 표현하는 가장 널리 쓰이는 표준이고, ±0 등의 수와 무한, NaN 등의 기호를 표시하는 법과 이러한 수에 대한 연산을 정의하고 있..
리포트 > 공학/기술 26페이지
◆ AND GATE(2 input)
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity andgate is
port(
sw1 : in std_logic;
sw2 : in std_logic;
led : out std_logic);
end andgate;
architecture sample ..
리포트 > 공학/기술 26페이지
◆ logic1
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: proces..
리포트 > 공학/기술 6페이지
1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;..
리포트 > 공학/기술 6페이지
1. 개 요
○ 가산기 설계를 통한 전반적인 Modelsim, Xilinx ISE 사용법 실습
○ TEST bench, simulation 방법 이해
2. 문 제
(1) 3*8 Decoder
-Behavioral modeling
library ieee;
use ieee.std_logic_1164.all;..
리포트 > 공학/기술 20페이지
집적회로(VLSI)의 설계 과정
VLSI 설계
전반부 : Gate Level 설계
후반부 : Layout 데이터 생성
최근의 설계
전반부 : 동작적 설계(Behavioral Design) ==] Gate Level 설계
후반부 : Layout 데이터 생성
2.1 ..
리포트 > 공학/기술 10페이지 
☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_..
리포트 > 공학/기술 47페이지 
최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven..
리포트 > 자연과학 13페이지
논리회로설계 - vhdl을 이용한 도어락(door lock) 설계
1. 도어락의 개요
도어락은 번호를 입력받아서 그 번호가 일치할 경우 문이 열리고 일정 횟수 이상을 틀릴 경우 알람이 작동한다.
2. 입력, 출력 및 상태..
