논리회로 - 플립플롭
논리회로 - 플립플롭
플 립 플 롭
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변화하면 이에 따라 출력(Q)값이 변함
Level-triggered 방식으로 동작함
보통 플립플롭과 래치를 통틀어 플립플롭이라 하는 경우도 있다.
플립플롭 : 동기식 플립플롭
래 치 : 비동기식 플립플롭
플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭이란
1. 플립플롭의 기억용량
2. 플립플롭의 개요와 동작
3. 타이밍관련 매개변수
준비시간과 유지시간
전달지연시간
최대 클럭주파수
4. 종류
SR 플립플롭 vs. D 플립플롭
JK 플립플롭 vs. T 플립플롭
Master-Slave 플립플롭
플립플롭
쌍안정 상태의 소자로서 기억소자라고도 함. 1비트의 기억용량. 1과 0을 식별해서 기억할 수 있기 때문에 2진 값 소자라 함.
기억용량
플립플롭 4개는 24=16가지를 식별할 수 있으며, 4비트의 기억용량이 있음.
1. 플립플롭의 기억 용량
제어신호
CLK를 만족했을 때, 출력(Q) 값을 결정하는 역할
CLK (클럭신호)
플립플롭의 출력(Q)이 변화되는 시점을 제공
2. 플립플롭의 개요와 동작(1/2)
상승 모서리(엣지) 트리거 방식
CLK가 ‘0’에서 ‘1’로 변하는 시점에 맞추어 출력(Q)값이 변함
하강 모서리(엣지) 트리가 방식
CLK가 ‘1’에서 ‘0’으로 변하는 시점에 맞추어 출력(Q)값이 변함
2. 플립플롭의 개요와 동작(2/2)
플립플롭을 이용하여 디지털 회로 구현 시 고려되야하는 플립플롭의 특성
준비시간과 유지시간
전달지연시간
최대 클럭주파수
3. 타이밍관련 매개변수
준비시간(setup time)
CLK의 트리거엣지 이전에 입력레벨이 준비되어야 하는 최소시간.
유지시간(hold time)
CLK의 트리거엣지 이후에 데이터의 논리레벨이 유지되어야하는 최소시간
....
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변화하면 이에 따라 출력(Q)값이 변함
Level-triggered 방식으로 동작함
보통 플립플롭과 래치를 통틀어 플립플롭이라 하는 경우도 있다.
플립플롭 : 동기식 플립플롭
래 치 : 비동기식 플립플롭
플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭이란
1. 플립플롭의 기억용량
2. 플립플롭의 개요와 동작
3. 타이밍관련 매개변수
준비시간과 유지시간
전달지연시간
최대 클럭주파수
4. 종류
SR 플립플롭 vs. D 플립플롭
JK 플립플롭 vs. T 플립플롭
Master-Slave 플립플롭
플립플롭
쌍안정 상태의 소자로서 기억소자라고도 함. 1비트의 기억용량. 1과 0을 식별해서 기억할 수 있기 때문에 2진 값 소자라 함.
기억용량
플립플롭 4개는 24=16가지를 식별할 수 있으며, 4비트의 기억용량이 있음.
1. 플립플롭의 기억 용량
제어신호
CLK를 만족했을 때, 출력(Q) 값을 결정하는 역할
CLK (클럭신호)
플립플롭의 출력(Q)이 변화되는 시점을 제공
2. 플립플롭의 개요와 동작(1/2)
상승 모서리(엣지) 트리거 방식
CLK가 ‘0’에서 ‘1’로 변하는 시점에 맞추어 출력(Q)값이 변함
하강 모서리(엣지) 트리가 방식
CLK가 ‘1’에서 ‘0’으로 변하는 시점에 맞추어 출력(Q)값이 변함
2. 플립플롭의 개요와 동작(2/2)
플립플롭을 이용하여 디지털 회로 구현 시 고려되야하는 플립플롭의 특성
준비시간과 유지시간
전달지연시간
최대 클럭주파수
3. 타이밍관련 매개변수
준비시간(setup time)
CLK의 트리거엣지 이전에 입력레벨이 준비되어야 하는 최소시간.
유지시간(hold time)
CLK의 트리거엣지 이후에 데이터의 논리레벨이 유지되어야하는 최소시간
....
-
[디지털공학] 예비보고서 - 플립플롭
1.실험 제목 플립플롭 2.실험 목적 순서논리회로의 기반이 되는 플립플롭을 RS, D, T, JK , 주종플립플롭 등을 대상으로 하여 동작 원리를 살펴보고 전반적인 이해를 도모하도록 한다. 3.관련 이론 (1)RS 플.. -
순서 논리회로 설계
순서 논리회로 설계 목 차 설계 목표 관련 기술 및 이론 설계 내용 및 방법 회로 설계 결과 토의 설계 목표 우리 주변에서 순서 논리 회로를 이용하여 설명되거나, 설명할 수 있는 제품이나 놀이를 생각해 .. -
전자공학 실험 - 래치와 플립플롭
래치와 플립플롭 1. 실험 목적 - SR 래치와 D 래치에 대한 논리회로를 이해하고, 각 래치에서 출력을 예측할 수 없는 경우를 분석한다. 주종 JK 플립플롭과 에지트리거 JK 플립플롭의 구조와 동작원리를 이해한다.. -
컴퓨터에대한제어함수
<1>프로젝트 설명 :5장에 있는 [표 5-6] <컴퓨터에 대한 제어 함수와 마이크로 연산>에 나타난 연산들을 표시할 수 있는 최소한의 연산들을 골라서 [표 7-1] <마이크로 명 령어의 각 필드에 대한 기호와 이진 코.. -
플립플롭(Flip-Flop)
◎ 플립플롭 대다수 놀리 회로들은 그들의 출력 값들이 현재 상태의 입력뿐만 아니라, 이전 상태의 값에 의해서 그 결과가 결정되는 성격을 갖는다. 이런 성격의 논리 회로들을 순차 회로라고 한다. 순차 회로.. -
순서회로
순서논리회로 설계 폰 응답 머신을 제어하는 순서회로를 설계한다. 세 개의 입력 R, A, S와 한 개의 출력 Z를 가진다. 각 폰 울림의 끝에서 한 클럭 사이클 동안 R=1이다. 입력 A는 폰의 응답 여부를 나타낸다. .. -
[디지털 설계] 디지털 IC회로 설계
디지털 IC회로 설계 제 4장 클록을 만드는 회로 4.1 CR의 딜레이 발진회로 CR발진회로(74LS04) (3) C-MOS 2단의 발진 회로(TC74HC04) (4) C-MOS 3단의 발진 회로 (5) 발진회로를 제어하는 방법 (7) 시미트 트.. -
[기본회로] D 플립플롭을 사용하여 10진수 카운트 설계 이론
D 플립플롭을 사용하여 10진수 카운트 설계 이론 기본이론 플립플롭 이란 - 플립플롭은 2진 부호 0또는 1을 기억하는 최소 기억 소자이다. 플립플롭은 입력 신호를 변경하지 않는다면 일단 기억된 정보는 계속 .. -
디지털 공학-플립플롭ppt
1 디지털공학 2 제 10 장 플립플롭 이 장에서는 디지털 상태(1, 0)로 latch가 되는데 인터 저장회로를 취급하게 된다. 이 새로운 형태의 디지털 회로는 순차회로(Sequential circiut)라고 부른다. 가장 간단한 저.. -
RS 및 D Flip Flop JK 및 T Flip Flop 발표 자료
RS 및 D Flip Flop JK 및 T Flip Flop Flip Flop 이란 플립플롭은 두 가지 상태 사이를 번갈아 하는 전자회로이다. 플립플롭에 전류가 부가되면,현재의 반대 상태로 변하며 (0 에서 1 로,또는 1 에서 0 으로), 그 ..
