인간이 태어나기 전부터 가장 먼저 발달하는 감각이 청각이다. 뱃속에서부터 엄마, 아빠의 목소리를 듣고 태어난다. 아이를 가지면서부터 소리의 소중함을 깨닫게 된다. 그런데 아이뿐만 아니라 죽어가게 될 때도 끝까지 남아있는 감각이 청각이다.
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한비야-중국견문록[독후감] 음... 지금 한비야의 지도밖으로 행군하라 를 읽다가 전에 읽었던 한비야의 중국견문록이 생각났다그래서 지금 한비야의 중국견문록 의 독후감을 올리려고 한다.
이 책또한 나나의 네버엔딩 스토리 처럼 실제로 겪..
실리콘 밸리의 CEO 김태연 회장의 리더쉽과 성공요인 조사분석 Report
( 실리콘 밸리의 CEO 김태연 회장의 리더쉽과 성공요인 조사분석 )
목 차
Part 1. 그녀와의 첫 만남...
Part 2. 출생에서 성공까지...
Part 3. 내가 생각하는 그녀의 성공원인
Part 4. 내가 생각하는..
Story telling Story telling
marketing
Index
1
‘이야깃거리가 있는 곳엔 항상 사람들이 북적인다.‘
Storytelling = ‘story’ + ‘telling’
-] 상대방에게 말하고자 하는 바를 재미있게 전달
‘제품이나 브랜드에 담겨있는..
주소 보정서
보 정 서
사 건 : 2005가소 1193506 물품대금
원 고 : 주식회사 포스탑
피 고 : 김 명 성
위 제출인(원고) : 주식회사 포스탑
서울중앙 지방법원 민사14단독(소액) 귀중
보 정 서
사 건 : 200X가소 XXX ..
[공학] 스탑워치 VHDL 설계 ☉스탑워치 VHDL 설계☉
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity stop is
PORT(
CLK : in std_logic;
SW_A : in std_logic;
SW_..
System On Chip 설계 및 응용 - 시계 + 스탑워치 + 시간설정 + 알람설정 구현 최종 프로젝트
Digital Clock 설계
[목 차]
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven..
디지털 논리 설계 - Altera Max+plus II 스탑워치 설계 디지털 논리설계
Stop Watch
목 차
개 요
설계내용
결과
시연
개 요
강의시간에 배운 이론을 바탕으로
실제 상품화 될 수 있는 하드웨어를
Altera Max+plus II 프로그램을
사용하여 설계한 팀 프로젝트
결과입니..
verilog 시계[디지털 논리 회로] 모듈 및 시뮬레이션
1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
[전체 시간모듈이지만 1분까지만 코딩하였습니다.]
㉮기본 시간 모듈
timescale 100ns/1ns
module timer_go
(c1k,reset,comma_a,sec_b,sec_..
위어[weir] - 위어판에 의하여 수위차를 만들어서 유량을 측정 1. 실험 목적
위어(weir)는 위어판에 의하여 수위차를 만들어서 유량을 측정한다. 이 수위와 유량간의 관계를 살펴보고, 위어실험을 통해 측정된 유량과 이론식에 의한 유량을 비교하여 유량계수를 알아보고자 한..