[Verilog프로그래밍] 동기식 counter
[Verilog프로그래밍] 동기식 counter
1. 목적
지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함
2. 기초지식
- 여러 가지 순차회로에 대한 동작 이해
레지스터
레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은 이러하다
reset load CLK Qi
0 x x 0
1 0 ↑ Qi
1 1 ↑ Di
카운터
매 클럭마다 정해진 손서에 따라서 상태값이 변하는 레지스터를 말한다. 클럭에 따라 변하면 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다.
이번 숙제의 경우 아래의 동작을 해야한다.
reset load enable 동작
1 x x reset (출력 0)
0 1 x parallel load
0 0 1 count (증가)
0 0 0 변화없음
parallel load는 병렬 로드로 기존 값에 상관 없이 data값을 그대로 출력하는 것을 말하고 count는 주어진 진수에 맞추어 reset0이고 load0 enable1일 때 증가한다.
제어신도 모두가 0일 때는 변화 없다.
- 동기 제어신호와 비동기 제어신호에 대한 이해
보통은 clock이 상승에지이냐 하강에지이냐에 따라서 출력값들이 영향을 받도록 설계를 한다. 컨트롤이 편하기 때문이다. 카운터를 예로들어 설명하겠다. 카운터의 모든 상태가 클럭에 따라서만 변하면 이것은 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다. 여기서 나오는 비동기 제어신호는 clock의 영향을 받지 않고 또 다른 제어신호가 상태에 영향을 준다는 것을 의미한다.
[차이]
clock이 상승에지일 때 값이 변한다고 가정하자(always @(posedge clock)).
always @(posedge clock) begin
....
지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함
2. 기초지식
- 여러 가지 순차회로에 대한 동작 이해
레지스터
레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은 이러하다
reset load CLK Qi
0 x x 0
1 0 ↑ Qi
1 1 ↑ Di
카운터
매 클럭마다 정해진 손서에 따라서 상태값이 변하는 레지스터를 말한다. 클럭에 따라 변하면 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다.
이번 숙제의 경우 아래의 동작을 해야한다.
reset load enable 동작
1 x x reset (출력 0)
0 1 x parallel load
0 0 1 count (증가)
0 0 0 변화없음
parallel load는 병렬 로드로 기존 값에 상관 없이 data값을 그대로 출력하는 것을 말하고 count는 주어진 진수에 맞추어 reset0이고 load0 enable1일 때 증가한다.
제어신도 모두가 0일 때는 변화 없다.
- 동기 제어신호와 비동기 제어신호에 대한 이해
보통은 clock이 상승에지이냐 하강에지이냐에 따라서 출력값들이 영향을 받도록 설계를 한다. 컨트롤이 편하기 때문이다. 카운터를 예로들어 설명하겠다. 카운터의 모든 상태가 클럭에 따라서만 변하면 이것은 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다. 여기서 나오는 비동기 제어신호는 clock의 영향을 받지 않고 또 다른 제어신호가 상태에 영향을 준다는 것을 의미한다.
[차이]
clock이 상승에지일 때 값이 변한다고 가정하자(always @(posedge clock)).
always @(posedge clock) begin
....
-
[Verilog프로그래밍]D래치, 플리플롭, shift register
1. 목적 Verilog의 연속할당문을 사용한 래치 설계 방법과 always 문을 사용한 동작적 모델링 방 법의 래치, 플립플롭 설계 방법을 익히고 이를 간단한 회로의 설계에 적용한다. 2. 기초지식 - feedback이 있는 da.. -
회로설계 합격 자기소개서
제 지원 직무인 회로 설계 분야를 넘어 전반적인 업계 동향과 최신 기술을 주시하고 공부하는 프로의식을 갖춘 엔지니어가 되고 싶습니다. 결국 저는 메모리 반도체 분야가 4차 산업혁명의 핵심 기술들의 혁신을 .. -
[디지털 회로실험] 비동기 카운터
비동기 카운터 본 실험에서는 리플카운터의 기본형에 대하여 실험하고 모듈의 정의를 소개한다. 1. 서 론 비동기 카운터는 플립플롭을 직렬로 연결하여 구성하며 한 플립플롭의 출력은 그다음 플립플롭의 입력에.. -
통신공학 실험 - 시분할 다중화방식(TDM)
통신공학 실험 - 시분할 다중화방식(TDM) 1. 실험구성원 2. 실험일시 3. 실험 목적 (1) 시간분할 다중화와 DEMUX의 동작을 이해한다. 4.실험 기자재 및 부품 저 항 (1)470Ω, (7)1KΩ, (2)100kΩ, (7)10KΩ 커.. -
[정밀기계공학] 마이크로프로세서를 이용한 디지털 온도계 제작
[ 목 차 ] Ⅰ 실험 과제 --- p.2 ⅰ) 실험 목표 ⅰ) 학습 목표 Ⅱ 선행 과정 --- p.2 ⅰ) 메카트로닉스1(라인트레이서 제작) ⅰ) 메카트로닉스2(Counter 제작) Ⅲ 하드웨어 및 소프트웨어 구성 --- p.2,3 ⅰ) 하드웨.. -
verilog 시계[디지털 논리 회로]
모듈 및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) [전체 시간모듈이지만 1분까지만 코딩하였습니다.] ㉮기본 시간 모듈 timescale 100ns/1ns module timer_go (c1k,reset,comma_a,sec_b,sec_.. -
[디지털논리회로] 4비트 덧셈뺄셈기 회로 구현
기초부터 응용까지 Verilog HDL - 다음은 4비트 덧셈 뺄셈기의 논리 회로 이다. 1. 위의 논리 회로를 Gate level modeling 방법을 사용하여 Verilog 코드를 코딩하시오. Gate level modeling module Add_Subtra.. -
컴퓨터 응용 시스템 설계 실험 보고서 - verilog을 이용한 자판기 설계
Vending Machine Design Ⅰ. 서 론 Not gate와 Nand gate 및 D-Flipflop을 사용하여 Vending Machine을 설계해보고 몇몇개의 옵션사항을 추가적으로 설계해본다. Ⅱ. 본 론 1. (LAB 3-1) Coffee Sprite Vending Ma.. -
디지털 디자인 - 4비트 parity generator, 5비트 parity checker
디지털 디자인 - 4비트 parity generator, 5비트 parity checker 1.even parity 4bit generator 입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다. (1) 진리표 (2)Boolean funtion P=w⊕x⊕y⊕z (.. -
[디지털 시스템설계] 용어조사
Verilog-HDL ●베릴로그(Verilog) - HDL 정의 전자공학에서 하드웨어 기술 언어(- 記述 言語, hardware description language)는 전자회로를 정밀하게 기술하는 데 사용하는 컴퓨터 언어이다. 흔히 HDL이라고 ..
